プログラマブルなFastDSPオーディオ処理エンジン
最大768kHzのサンプル・レート
バイクワッド・フィルタ、リミッタ、ボリューム制御、ミキシング
Tensilica HiFi 3z DSPコア
サイクルあたりのQuad MAC:24 x 24ビット乗算器および64ビット・アキュムレータ
柔軟な電力動作モード:24.576MHz、49.152MHz、73.728MHz、および98.304MHz
合計メモリ容量:336 kB
JTAGデバッグおよびトレース
低遅延の24ビットADCおよびDAC
106dBのS/N比(ADCを通した信号にA加重フィルタを適用した場合)
110dBの合計S/N比(DACおよびヘッドフォンを通した信号にA加重フィルタを適用した場合)
最大24段のイコライザ用のプログラマブルな倍精度MACエンジン
シリアル・ポートのサンプル・レート:8kHz~768kHz
5μsの群遅延(fS = 768kHz)、アナログ入力からアナログ出力までFastDSPバイパスを適用した場合(ゼロ命令)
3つの差動アナログ入力またはシングルエンド・アナログ入力、マイクロフォン入力またはライン入力として設定可能
8つのデジタル・マイクロフォン入力
アナログ差動オーディオ出力:ライン出力またはヘッドフォン・ドライバとして設定可能
PDM出力チャンネル x 2
PLLは30kHz~36MHzの任意の入力クロック・レートに対応
4チャンネル、非同期サンプル・レート・コンバータ(ASRC)
I2S、左詰め、右詰め、最大TDM16(ターボ・モードでTDM12)をサポートする2、16チャンネル・シリアル・オーディオ・ポート
柔軟なルーティングが可能な8つのインターポレータと8つのデシメータ
電源
アナログAVDD:1.8V(代表値)
デジタルI/O IOVDD:1.1~1.98V
デジタルDVDD:0.85V~1.21V
ヘッドフォンHPVDD:1.8V(代表値)
ヘッドフォンHPVDD_L:1.2V~HPVDD
制御/通信インターフェース
I2C、SPI、またはUART制御ポート
マスタ・クワッドSPI(QSPI)
UART通信ポート
QSPIフラッシュからのセルフブート
柔軟なGPIOおよびIRQ
56ボール、0.35mmピッチ、2.980mm × 2.679mm WLCSP