特長
• デュアル組み込みe500コア、
1500MHzで1.5GHz ~ 6897MIPSまで拡張可能(推定 Dhrystone 2.1)
• 36ビットの物理アドレス指定
• 強化されたハードウェアおよびソフトウェアデバッグサポート
• 倍精度浮動小数点ユニット
• メモリ管理ユニット
• 統合型 L1/L2キャッシュ
— L1キャッシュ:32
ラインロック対応のKBデータおよび32 KBの命令キャッシュ
— 共有 L2キャッシュ: ECC
— L1およびL2のハードウェア一貫性を備えた1 MB
— SRAM、キャッシュ、I/Oトランザクションとして構成可能なL2
をL2キャッシュ領域に隠すことができます
• 完全 ECCサポート付きの統合 DDRメモリコントローラ
:
— 333MHzクロックレート(667MHzのデータレート)、64ビット、1.8V
SSTL、DDR2 SDRAM
クロックレート(最大 800MHzのデータレート)、64ビット、
1.5V SSTL、DDR3 SDRAM
• アプリケーションアクセラレーションプラットフォーム
-高度なTLU-DES、MD-5、
SHA‐1/2、AES、RSA、RNG、Kasumi F8/9をサポートする統合セキュリティエンジン およびARC‐4
暗号化アルゴリズム
— 統合 PME(正規表現)
— パケットデフレートエンジン
— XOR
搭載の統合セキュリティエンジン •
10Mbpsおよび100Mbpsのトリプルスピードイーサネットコントローラ、およびMII、
RMII、GMII、SGMII、RGMII、RTBIを備えた1Gbpsイーサネット/IEEE 802.3ネットワーク およびTBI 物理
インタフェースおよびIEEE 1588
— TCP/IPチェックサムアクセラレーションおよび高度なQoS
機能
— ロスレスフロー制御
• 汎用I/O
• シリアルRapidIOおよびPCI Express 高速
インターコネクトインタフェース
• オンチップネットワーク(OCeaN)スイッチファブリック
• 133 MHz、32ビット、3.3V I/O、ローカル メモリ
・コントローラ付きバス • デュアル統合
DMAコントローラ • デュアルI 2 Cおよびデュアル
• プログラム可能な割り込みコントローラ
• IEEE 1149.1 JTAG テスト・アクセス・ポート
• 3.3V/2 .5V/1 .8V I/O を備えた1.1Vコア電圧
• 1023ピンPBGAパッケージ
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