デザインソフトウェア HDL Verifier™

検査FPGA

HDLのシミュレーターおよびFPGAループ テストbenchesHDL Verifier™を使用してVHDLそしてVerilogが自動的にVerilog®およびVHDL®の設計証明のための試験台を発生させることを確認しなさい。直接あなたの設計を刺激し、次にHDLのcosimulationを使用して応答かXilinx®およびIntel® FPGA板が付いているFPGAループを分析するのにMATLAB®かSimulink®を使用できる。このアプローチは独立Verilogを書く必要性を除去するまたはVHDLの試験台.HDLの検定器はまたCadence®、顧問Graphics®でMATLABおよびSimulinkモデルを、およびSynopsys®からのシミュレーター生まれつき再使用する部品を発生させる。これらの部品は普遍的な証明の方法（UVM）を使用するそれらのようなより複雑な試験台の環境で証明のレジ係 モデルまたは刺激として使用することができる