Software de design HDL Verifier™

de verificaçãode FPGA

Verifique que VHDL e Verilog usando simuladores de HDL e benchesHDL Verifier™ do teste do FPGA-em--laço geram automaticamente bancos do teste para a verificação do projeto de Verilog® e de VHDL®. Você pode usar MATLAB® ou Simulink® para estimular diretamente seu projeto e para analisar então sua resposta usando o cosimulation ou o FPGA-em--laço de HDL com placas de Xilinx® e de Intel® FPGA. Esta aproximação elimina a necessidade de ser o autor de Verilog autônomo ou o verificador do teste benches.HDL de VHDL igualmente gera os componentes que reutilizam modelos de MATLAB e de Simulink nativamente nos simuladores de Cadence®, mentor Graphics®, e de Synopsys®. Estes componentes podem ser usados como modelos do verificador da verificação ou como estímulos em uns ambientes mais complexos do teste-banco tais como aqueles que usam a metodologia universal da verificação (UVM)